El cub de memòria híbrid de 320 GB / seg de Micron surt al mercat el 2013 i amenaça amb acabar amb DDR SDRAM

Cub de memòria híbrid

El consorci Hybrid Memory Cube, que consta de llums de silici com Micron, Samsung i IBM (però no Intel), finalment ha acabat de llançar l’estàndard Hybrid Memory Cube 1.0. L’HMC és un canvi de paradigma complet fora dels discs SDRAM (DIMM) DDR1 / 2/3 convencionals, que ofereixen fins a 15 vegades el rendiment de DDR3, mentre que consumeixen un 70% menys d’energia. Només per obrir-vos la gana, HMC 1.0 té un ample de banda màxim de 320 GB / seg a una CPU o GPU propera; la SDRAM PC3-24000 DDR3, en canvi, té un màxim de només 24 GB / seg.

El cub de memòria híbrid és essencialment una pila de fins a vuit matrius de memòria, connectats entre si amb via-silici-vias (TSV), asseguts damunt d’una capa lògica i de commutació que controla l’entrada i la sortida dels vuit matrius. Aquest enfocament apilat és fonamentalment diferent del DRAM, que generalment consisteix en un munt de matrius RAM col·locades una al costat de l’altra sobre un pal. Gairebé tots els avantatges de l’HMC respecte al DRAM es deuen al fet que s’apilen les matrius.



Paquet en apilament de xips de paquets



Com hem comentat abans, l’apilament de xips és el futur de la informàtica. En posar matrius uns sobre els altres, els cables entre ells són molt, molt més curts. Al seu torn, això significa que les dades es poden enviar a una velocitat més alta, mentre que al mateix temps s’utilitza menys energia. Hi ha alguns mètodes diferents d’apilament de xips, però, alguns són molt més avançats i potents que d’altres. El més bàsic és paquet a paquet (a la imatge superior), que bàsicament agafa dues fitxes acabades i les col·loca unes sobre les altres, amb els passadors de connexió de la fitxa superior que s’adapten a la fitxa inferior. Aquest enfocament ja està sent utilitzat àmpliament pels SoC dels telèfons intel·ligents, on s’apila un xip de memòria a la part superior de la CPU / GPU, cosa que permet que el dispositiu complet sigui molt més petit.

Apilament de xips Bump + RDL + TSV (transpositor a sota)El mètode més avançat d’apilament de xips utilitza via-silici-vias (TSV). Amb TSV, s’incorporen canals de coure verticals a cada troquel de memòria, de manera que es poden apilar els uns sobre els altres (a la dreta). A diferència de package-on-package, que veu dos xips complets col·locats l’un sobre l’altre, les matrius connectades amb TSV es troben dins del mateix xip. Això vol dir que els cables entre les matrius són tan curts com poden ser i, com que cada matriu és molt prim, el paquet complet només és fraccionadament més alt del normal. En teoria, qualsevol nombre de matrius es poden connectar d'aquesta manera, sent la generació i la dissipació de calor les úniques limitacions reals. De moment, sembla que l'especificació HMC 1.0 permet fins a vuit encunys, amb una capacitat màxima de 8 GB adreçables. Tanmateix, no hi ha cap raó per la qual no pugueu connectar diversos HMC connectats a una CPU o GPU si cerqueu més de 8 GB de RAM.



Més enllà del TSV, l’altra raó per la qual l’HMC és molt més ràpida i eficient és perquè elimina els transistors lògics de cada troquel DRAM i els situa a tots en una ubicació central, a la base de la pila. En el DRAM convencional, tots els xips de memòria tenen els seus propis circuits lògics, que s’encarreguen d’introduir i sortir de dades de les cel·les de memòria individuals. Cadascun d’aquests circuits lògics ha de ser prou potent per llegir i escriure a velocitats de dades enormes, cosa que costa molta energia i afegeix molta complexitat al procés d’E / S. A la HMC, només hi ha un circuit lògic que condueix els vuit encunys de memòria. Aquesta lògica centralitzada permet velocitats de dades més altes i més eficients, fins a 320 gigabytes per segon, mentre que consumeix un 70% menys d’energia que DDR3. (Vegeu l'especificació completa del cub de memòria híbrid al lloc del consorci.)

El Consorci HMC està format per la majoria dels principals actors de la indústria dels xips, amb la notable excepció d'Intel. Intel va col·laborar amb Micron quan es va demostrar el Hybrid Memory Cube a IDF el 2011, però per motius desconeguts no hi ha productes TSV al seu full de ruta. El consorci té previst llançar els primers HMC més endavant el 2013 i ja està treballant en la versió 2.0 de l'especificació HMC. No hi ha cap paraula quant al cost, però probablement veurem primer els HMC en superordinadors i dispositius de xarxa, on l’amplada de banda ultra alta serà realment pròpia i, potser, els dispositius de consum el proper o dos anys.

Copyright © Tots Els Drets Reservats | 2007es.com